Verilog 中 定义module 后面的括号前先加#号,然后一个括号里一堆parameter,然后才是Port名,是
来源:学生作业帮 编辑:搜搜做题作业网作业帮 分类:综合作业 时间:2024/07/15 22:01:06
Verilog 中 定义module 后面的括号前先加#号,然后一个括号里一堆parameter,然后才是Port名,是什么意思?
module FRAME_GEN #
(
// parameter to set the number of words in the BRAM
parameter WORDS_IN_BRAM = 256,
parameter MEM_00 = 256'h0000000000000000000000000000000000000000000000000000000000000000,
parameter MEM_01 = 256'h0000000000000000000000000000000000000000000000000000000000000000,
parameter MEM_02 = 256'h0000000000000000000000000000000000000000000000000000000000000000,
.
)
(
// User Interface
TX_DATA,
TX_CHARISK,
// System Interface
USER_CLK,
SYSTEM_RESET
);
请问上面的那个#号和括号里的parameter为什么这么写?谢谢
module FRAME_GEN #
(
// parameter to set the number of words in the BRAM
parameter WORDS_IN_BRAM = 256,
parameter MEM_00 = 256'h0000000000000000000000000000000000000000000000000000000000000000,
parameter MEM_01 = 256'h0000000000000000000000000000000000000000000000000000000000000000,
parameter MEM_02 = 256'h0000000000000000000000000000000000000000000000000000000000000000,
.
)
(
// User Interface
TX_DATA,
TX_CHARISK,
// System Interface
USER_CLK,
SYSTEM_RESET
);
请问上面的那个#号和括号里的parameter为什么这么写?谢谢
![Verilog 中 定义module 后面的括号前先加#号,然后一个括号里一堆parameter,然后才是Port名,是](/uploads/image/z/7304158-46-8.jpg?t=Verilog+%E4%B8%AD+%E5%AE%9A%E4%B9%89module+%E5%90%8E%E9%9D%A2%E7%9A%84%E6%8B%AC%E5%8F%B7%E5%89%8D%E5%85%88%E5%8A%A0%23%E5%8F%B7%2C%E7%84%B6%E5%90%8E%E4%B8%80%E4%B8%AA%E6%8B%AC%E5%8F%B7%E9%87%8C%E4%B8%80%E5%A0%86parameter%2C%E7%84%B6%E5%90%8E%E6%89%8D%E6%98%AFPort%E5%90%8D%2C%E6%98%AF)
parameter在#后面是“可以提供给外部调用”的常数参数.
这是VERILOG2001的新标准,实习系统级的抽象.
这是VERILOG2001的新标准,实习系统级的抽象.
Verilog 中 定义module 后面的括号前先加#号,然后一个括号里一堆parameter,然后才是Port名,是
word中怎样把答案放进试题后面的括号里?除了一个一个放进去,因为全部题结束了才是一堆答案,在线求高手
在下面的括号里填上适当的词语,这些话是意思,然后括号里填的是一个词语,四字词.
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php中定义函数后面括号里的参数名为什么不用加引号
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