什么是集成电路关键时延路径?
来源:学生作业帮 编辑:搜搜做题作业网作业帮 分类:综合作业 时间:2024/07/26 05:09:35
什么是集成电路关键时延路径?
需要个较为严格的定义,
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关键时延路径,就是在输入端到输出端之间,时延最长的逻辑链路.
具体说,数字集成电路有许多逻辑门组成,根据内在的逻辑关系,形成许多条不同的逻辑链路.由于每个逻辑门都有延时,故每个逻辑链路在接通时都会形成一个总的时延.在计算该电路的总的时延时,要按照时延最长的链路计算,所以又将该路径称为关键时延路径.
在设计中,找到关键时延路径,就能有效改善该电路的时延特性.
具体说,数字集成电路有许多逻辑门组成,根据内在的逻辑关系,形成许多条不同的逻辑链路.由于每个逻辑门都有延时,故每个逻辑链路在接通时都会形成一个总的时延.在计算该电路的总的时延时,要按照时延最长的链路计算,所以又将该路径称为关键时延路径.
在设计中,找到关键时延路径,就能有效改善该电路的时延特性.